Quartus II开发环境简介 一. Quartus II概述 Quartus II是Altera提供的FPGA/CPLD开发集成环境,Altera是世界最大可编程逻辑器件供给商之一.Quartus II在21世纪初推出,是Altera前一代FPGA/CPLD集成开发环境MAX+plus II的更新换代产品,其界面友好,使用便捷.在Quartus II上可以完成设计输入、HDL综合、布线布局〔适配〕、仿真和下载和硬件测试等流程,它提供了一种与结构无关的设计环境,使设计者能方便地进展设计输入、快速处理和器件编程. Altera的Quartus II 提供了完整的多平台设计环境,能满足各种特定设计的需要,也是单芯片可编程系统〔SOPC〕设计的综合性环境和SOPC开发的根本设计工具,并为Altera DSP开发包进展系统模型设计提供了集成综合环境.Quartus II设计工具完全支持VHDL、Verylog的设计流程,其内部嵌有VHDL、Verilog逻辑综合器.Quartus II也可以利用第三方的综合工具,如Leonardo Spectrum、Synplify Pro、FPGA plier II,并能直接调用这些工具.同样,Quartus II具备仿真功能,同时也支持第三方的仿真工具,如ModelSim.此外,Quartus II与MATLAB和DSP Builder结合,可以进展基于FPGA的DSP系统开发,是DSP硬件系统实现的关键EDA工具. Quartus II包括模块化的编译器.编译器包括的功能模块有分析/综合器〔Analysis & Synthesis〕、适配器〔Filter〕、装配器〔Assembler〕、时序分析器〔Timing Analyzer〕、设计辅助模块〔Design Assistant〕、EDA网表文件生成器〔EDA Netlist Writer〕和编辑数据接口〔plier Database Interface〕等.可以通过选择Start plication来运行所有的编译器模块,也可以通过选择Start单独运行各个模块.还可以通过选择plier Tool〔Tools 菜单〕,在plier Tool 窗口中运行该模块来启动编辑器模块.在plier Tool 窗口中,可以打开该模块的设置文件或报告文件,或打开其他相关窗口. 此外,Quartus II还包含许多十分有用的LPM〔Library of Parameterized Modules〕模块,它们是复杂或高级系统构建的重要组成局部,在SOPC设计中被大量使用,也可在Quartus II普通设计文件一起使用.Altera提供的LPM函数均基于Altera器件的结构做了优化设计.在许多实用情况中,必须使用宏功能模块才可以使用一些Altera特定器件的硬件功能.例如各类片上存储器、DSP模块、LVDS驱动器、PLL以与SERDES和DDIO电路模块等. 图1-1中所示的上排是Quartus II编译设计主控界面,它显示了Quartus II自动设计的各主要处理环节和设计流程,包括设计输入编辑、设计分析与综合、适配、编程文件汇编〔装配〕、时序参数提取以与编程下载几个步骤.在图1-1下排的流程框图,是与上面的Quartus II设计流程相对照的标准的EDA开发流程. Quartus II编译器支持的硬件描述语言有VHDL〔支持VHDL’87与VHDL’97标准〕、Verilog HDL与AHDL〔Altera HDL〕,AHDL是Altera公司自己设计、制定的硬件描述语言,是一种以结构描述方式为主硬件描述语言,只有企业标准. Quartus II允许来自第三方的EDIF文件输入,并提供了很多EDA软件的接口,Quartus II支持层次化设计,可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块〔元件〕进展调用,从而解决了原理图与HDL混合输入设计问题.在设计输入之后,Quartus II的编译器将给出设计输入的错误报告.Quartus II 拥有良好的设计输入定位器,用于确定文本或图形设计中的错误.对于使用HDL的设计,可以使用Quartus II带有的RTL Viewer观察综合后的RTL图.在进展编译后,可对设计进展时序仿真.在作仿真前,需要利用波形编辑器编辑一个波形激励文件,用于仿真验证时的激励.编译和仿真经检测无误后,便可以将下载信息通过Quartus II提供的编程器下载入目标器件中了. . 图形或HDL 编辑 Analysis & Synthesis <分析与综合> Filter 〔适配器〕 Assembler〔编程文件汇编〕 Timing Analyzer 〔时序分析器〕 仿真 编程器 ........................... 图1-1 Quartus II设计流程 设计输入 综合或编辑 适配器件 二．康芯实验箱简介 下载 GW48系列SOPC/EDA实验开发系统现在有三种型号,分别是GW48-CK、GK、PK2,其中GW48－PK2是最新产品.该系统的实验电路结构是可控的,即可通过控制接口键,使之改变连接方式以适应不同的实验需要.因而,从物理结构上看,实验板的电路结构是固定的,但其内部的信息流在主控器的控制下,电路结构将发生变化——重配置.这种"多任务重配置〞设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件. 本实验室为GW48－PK2开发系统,它包含GW48-GK系统全部配置和功能,并增加40P单片机接口实验模块、0.5Hz-100MHz标准时钟源,和128X64点阵LCD液晶显示屏,含液晶显示驱动电路、接口控制电路、负压发生器件和显示缓冲RAM等,可以十分方便地显示信号波形、瞬态信号、汉字、图象、表达式、各种字母符号、数字等等.特别适合于需要大信息量显示的EDA或SOC实验、现代计算机组成原理实验、基于EDA的DSP实验、基于SOPC的嵌入式系统实验与各类IP核的验证等等；也特别适合于基于EDA的创新实验开发. 三.使用步骤 1. 新建一个工程,注意顶层设计实体名必须与顶层文件名一致. 图1-3 新建一个工程 2. 选择目标芯片类型. 康芯实验箱使用的是EP1K30TC144-3目标芯片,其它选项采用默认设置. 图1-4 选择目标芯片类型 3.新建一个Verilog文档,如图1-5. 图1-5 新建一个Verilog文档 4. 编辑文档. 注意模块名必须与项目名一致.当文档编辑完成后,先进展保存,然后才能进展编译. 图1-6 编辑文档 5.对编辑好的文档进展完全编译,如图1-7. 图1-7 完全编译 在完全编译情况下,Quartus II 进展4项工作:Analysis & Synthesis、Fitter、Assembler、和 Timing Analysis,并给出相映的信息报告,还可以通过选择Start单独运行这四个模块.如果有错误产生,可在错误信息报告栏里双击某一错误信息,在程序中确定错误位置,对其进展修改,然后重新保存、编译,直到成功为止. 6.Quartus II 时序仿真 当文档编译成功后,可进展时序仿真,以检测设计的程序是否符合要求.具体方法如图1-8. 图1-8 时序仿真 EP1K30TC144-3,引脚绑定如图1-9所示. 第一种方法: 单击进入引脚分配界面,弹出右边的选项框. 双击To下的空白处弹出下拉菜单,并选. 择相应的引脚 根据白皮书《EDA/SOPC技术实验讲义》P142,"适用于QuartusⅡ的局部引脚对照表〞中,选择GWAK30/50——EP1K30/20/50TQC144的信号名与引脚号,根据P133-P138所选取的工作模式与引脚确定引脚号.工作模式的选定以方便引脚绑定为准. 引脚绑定完成后,需要保存,并重新编译一次. 第二种方法: 单击Pin Planner进入引脚分配界面. 采取引脚托拽的方法进展引脚分配,信号名和引 脚的对应同上. 图1-9 引脚绑定示意图 8. Quaturs II 程序下载 引脚绑定后,经过保存,再次编译,方可下载到可编程器件中.具体操作如图1-10. 打开下载界面 选择下载电缆和JTAG链 下载电缆和JTAG链选择好后,打开实验箱电源,选择工作模式,设置各开关、跳线,然后开始下载. 图1-10 Quartus II 程序下载 . 本文来源：https://www.wddqw.com/doc/f186abe40f22590102020740be1e650e52eacffc.html