零基础学FPGA （二十三）SOPC进阶，自定义AD转换IP核设计全流 大体上来看一下，，首先是的工作时钟，它在片选信号为低电平的时候有效，延续8个周期用来将转换后的数字信号送到数据总线上，8个时钟周期过后就是转换周期，用来对模拟信号举行转换，在这期间，片选信号要拉高，对于片选信号，开头的时候有一个从高电平到低电平的跳变，然后等待一个建立时光TSU，建立时光结束后ADC工作时钟开头工作，8个时钟周期后，片选拉高开头模数转换，之后片选拉低，将转换后的数据送出去。 详情部分，可以看到当片选拉低后，我们可以定义一个使能信号en来开启工作时钟，从片选拉低到工作时钟有效需要一个建立时光1.4us，这个数据在下面的表格中可以查到，之后是8个数据锁存周期，每一个时钟的凹凸电平延时不能小于404ns，详细也是表格中找，然后是转换周期，时光是17us，至于转换期间的工作时钟是什么我们可以不必关怀。 再来看一下它的注释内容，大体意思是说转换周期需要一个17us的延时，注释B大体意思是说，当片选拉低之后，数据的第8位就自动的放到了数据总线上，剩下的7位数据在第7个时钟下降沿到来的时候就已经锁存了。 二、编程思路 这段时光跟着他们在上课，听李教师讲课的时候，李教师不会将大量的时光放到代码的编写上，而是有时候花一整节课的时光来协助同学来构建编程的思路，包括系统架构，状态转移图等，有了这些都东西 第 1 页 共 2 页 本文来源：https://www.wddqw.com/doc/c37a0992e63a580216fc700abb68a98271feac2a.html